перевод М. Ахметова

    Последнее поколение сигнальных процессоров может похвастать десятикратным увеличением вычислительной мощности, по сравнению со своими предшественниками, а соотношение энергопотребление/производительность для новых DSP скоро будет совсем немногим отличаться от нуля.

    Современное телекоммуникационное оборудование, базовые станции и мобильные телефоны, мультимедийные системы требуют вс╦ больше и больше ⌠лошадиных сил■ от DSP. Одновременно с этим, стандарты по энергопотреблению и величине рабочего напряжения неуклонно сдвигаются в область более низких значений. Современного уровня вычислительной мощности, а это сотни миллионов инструкций в секунду (MIPS) и сотни миллионов операций с плавающей запятой в секунду (MFLOPS), уже не хватает.

    Неудивительно, что вс╦ больше разработчиков новой техники желают иметь в сво╦м распоряжении вычислительные ресурсы отдельно взятого сигнального процессора на уровне нескольких миллиардов инструкции в секунду (BIPS) и даже дерзко помышляют о ⌠гигафлопсах■ ≈ тысячах миллиардов операций с плавающей запятой в секунду.

    Создатели DSP безусловно стремятся идти навстречу таким пожеланиям, и их последние творения открывают новую эру в производительности сигнальных процессоров. При этом немаловажную роль в повышении производительности играет совершенствование уже существующих процессорных ядер с ⌠очень длинными инструкциями■ (VLIW ≈ very-long-instruction-words), а также последние достижения в области создания суперскалярных структур.

    Некоторые компании стараются объединить лучшие традиции суперскалярных и VLIW-архитектур, поднимая тем самым планку производительности DSP на следующий уровень. Одновременно с десятикратным приростом производительности, новые сигнальные процессоры демонстрируют рекордно низкое энергопотребление. По мере продвижения DSP во вс╦ новые области применений, ⌠рыночный пирог■ делается вс╦ больше, но и конкуренция среди тех, кто его делит, становиться вс╦ ж╦стче. Согласно данным аналитиков американской компании Forward Concepts, рынок DSP в 2000 году оценивается в 6 млрд. долл., а прогнозируемый средний рост в 2001 году составит более 34%. Поскольку критерий времени выхода продукции на рынок становится вс╦ более значимым, то и известные производители сигнальных процессоров со старыми традициями, и новые игроки на этом поле, которых становится вс╦ больше, ≈ все как один поддерживают свои архитектуры вс╦ более и более эффективными С-компиляторами и интегрированными средствами отладки. Практически все новые DSP программно совместимы со своими предшественниками и позволяют разработчикам переносить наработанное программное обеспечение на новые платформы, сокращая время отладки и стоимость проекта. Так, используя новую VLIW-архитектуру, компания Texas Instruments переработала платформу VelociTI, создав новые 16-разрядные процессоры с фиксированной точкой, известные как семейство C64x. По сравнению с предыдущим семейством С62х, новые VelociTI.2 С64х процессоры работают на тактовой частоте 1,1 ГГц и обеспечивают вычислительную мощность около 9 BIPS, что в 10 раз выше производительности С62х. Сигнальные процессоры такой мощности идеально подходят для беспроводных базовых станций третьего поколения (3G) и xDSL-модемов.

    Для портативных изделий TI выпустила расширенную версию 16-бит процессорного ядра C54х c фиксированной точкой. Новое ядро С55х с двойным блоком МАС при ещ╦ более низком энергопотреблении выполняет вдвое больше инструкций в течении одного процессорного цикла. При работе на тактовой частоте 400 МГц производительность С55х достигает 800 MIPS, в то время как предыдущее поколение ≈ С54х работает на частоте 200 МГц. Величина соотношения энергопотребление/производительность для С55х составляет всего-навсего 0,05 МВт/MIPS, что в 6 раз ниже, чем у предшественника.

    Современные методы управления энергопотреблением позволяют автоматически отключать неактивные периферийные устройства, блоки процессорного ядра и памяти. Пользователь может самостоятельно программировать до 64 режимов управления потреблением для процессора, кэш-памяти, периферии, контроллера ПДП, тактового генератора и интерфейса внешней памяти, а применение команд с изменяемой длиной позволяет на 30% сократить длину кода программы. Семейство С55х также отличается увеличенной разрядностью шин и их количеством. Так, для ускорения операций записи/чтения используются три шины чтения данных и две записи, не считая 32-разрядной шины инструкций и 24-разрядной адресной шины.

    Аналогично, сигнальные процессоры С64х превосходят предыдущее семейство С62х. Новые DSP отличаются удвоенным количеством регистров, кэш-памятью второго уровня, специальными инструкциями для повышения эффективности параллельного выполнения команд, использованием нескольких типов данных для выполнения большего количества операций за один цикл процессора, улучшенной ортогональностью и сокращением программного кода на 25% по сравнению с С62х.

    Ядро С64х имеет два законченных модуля для вычислений. Каждый модуль включает в себя четыре устройства, обозначенные соответственно L, D, S и М. Первые три проводят основные целочисленные арифметические операции. Блок М выполняет 16- или 8-бит умножения, перемножения Галоиса и сдвиговые операции.

    Иными словами, все эти усовершенствования и улучшения означают, что те задачи, которые ранее были невыполнимы, сегодня вполне разрешимы благодаря многократно увеличенной мощности новых DSP. Так, к примеру, ядро процессора семейства С55х способно поддерживать передачу сотен voice-over-IP линий или до 32 полноскоростных DSL-каналов. При применении в беспроводных системах, процессор может служить стандартным решением для поддержки 64 каналов голос/данные или передачи высококачественного видеоизображения. В бытовых приложениях мощности процессора хватит для поддержки функций аудио- и видеодекодирования в формате MPEG-2 так же, как и для формирования изображений в HDTV-при╦мнике. Хотя стандартные решения для серийного производства появятся, видимо, несколько позже, уже сейчас, к примеру, известная компания по выпуску мобильных телефонов Nokia Mobile Phones разрабатывает портативные устройств на основе сигнальных процессоров С55х. Первые образцы процессоров с ядром С55х, выпущенные в этом году, выполнены с использованием 0,15-мкм технологии, а в будущем запланирован переход на 0,12 мкм. Рабочее напряжение питания первых версий составляет 0,9√1,5 В. Соответственно, при переходе на 0,12-мкм технологию, напряжение питания процессоров будет снижено до уровня 0,7 В.

    Более мощные образцы С64х с тактовыми частотами от 700 до 800 МГц должны были появится уже летом этого года. Производство специальных ASIC-решений на основе этого ядра планируется начать в конце 2000 √ начале 2001 годов.

    Оба новых ядра программно совместимы с предыдущими семействами и поддерживаются eXpressDSP ≈ интегрированной отладочной средой (IDE) фирмы Texas Instruments. Кроме этого, платформа С6000, в добавление к С-компилятору, имеет компилятор для С++.

Результаты тестирования некоторых DSP

    Источник: Berkeley Design Technology Inc., Berkeley, Calif, www.BDTI.com.

    Texas Instruments не является единственной фирмой, использующей С++ для программирования DSP и оптимизированные под компилятор архитектуры. Вс╦ больше и больше разработчиков сигнальных процессоров ⌠тянет■ к использованию языка С. Сегодня практически каждый маленький или крупный производитель DSP выходит на поле битвы вооруженным до зубов новейшими версиями эффективнейших С-компиляторов. А теперь и С++ как объектно-ориентированный язык высокого уровня тоже стал мощным оружием в конкурентной борьбе.

    Фирма Analog Devices, известнейший производитель сигнальных процессоров, также рассматривает С++ как важное средство для ускорения выхода конечного продукта на рынок. Сегодня С++, как дальнейшее развитие С, де-факто стал языком программирования во множестве программных продуктов, в общем, не связанных с DSP-применениями.

    Ожидается, что в дальнейшем развитии он окончательно заменит С при программировании сигнальных процессоров. Уже сейчас используемый Analog Devices С++-компилятор формирует такой же компактный код и с таким же временем исполнения, как и стандартный С-компилятор.

    Возможности для объектно-ориентированного программирования полностью включены в VisualDSP ≈ интегрированную отладочную среду фирмы Analog Devices. Этот программный продукт поддерживает обе DSP архитектуры, предлагаемые Analog Devices, с фиксированной точкой и плавающей запятой, в которые входят семейства SHARC, Tiger SHARC и ADSP218x/219x.

    Первая модель новейшего семейства TigerSHARC ≈ TS001 использует суперскалярное процессорное ядро и преимущества VLIW-архитектуры, поддерживающее 8-, 16- и 32-разрядные целочисленные и нецелочисленные типы данных.

    Кроме процессора, на кристалле интегрированы 6 Мбит статического ОЗУ, 4 двунаправленных порта со скоростью передачи 150 Мбайт/с каждый, 64-разрядный внешний порт, позволяющий передавать данные с скоростью 600 Мбайт/c, 14-канальный контроллер ПДП и 128 регистров. А если требуется ещ╦ больше вычислительных ресурсов, в TS001 предусмотрена возможность мультипроцессорной конфигурации. Архитектура TigerSHARC оптимизирована под использование компиляторов, например, С-компилятор Analog Devices позволяет добиться 70-% эффективности размера кода программы, по сравнению с ассемблированным кодом. Процессор TS001 может выполнять в секунду до 1,2 млрд. 16-бит операций умножения с накоплением с фиксированной точкой или до 300 млн. 32-бит МАС с плавающей запятой. Первые версии процессора выполнены по 0,25-мкм технологии и работают на частоте 150 МГц. На подходе новые модели с частотой 250 МГц. Напряжение питания процессорного ядра составляет 2,5 В, устройств ввода/вывода ≈ 3,3 В.

    Ещ╦ одним участником состязания по использованию VLIW и суперскалярных решений является DSP-ядро Star Core SC140 ≈ совместное детище двух известных компаний Motorola и Lusent Technologies, каждая из которых построила и продолжает строить на этом ядре свои собственные сигнальные процессоры.

    Исследователи из Lucent Bell Labs спроектировали мультипроцессорную платформу, состоящую из четыр╦х процессорных элементов с тактовой частотой 100 МГц и общим управляющим контроллером, соедин╦нных 32-разрядной адресной шиной и 128-разрядной шиной данных с итоговой производительностью 1,6 млрд. умножений с накоплением в секунду. Используя право интеллектуальной собственности, компания Motorola произвела на свет на базе этого ядра сигнальный процессор MSC8101, обладающий высоким уровнем параллельно выполняемых операций, а также уникальной периферией и функциями. С октября 2000 года Motorola уже начала первые промышленные отгрузки кристаллов наиболее достойным заказчикам.

    А совсем недавно, 21 ноября, был анонсирован следующий DSP MSC8102, работающий на частоте 300 МГц и обладающий производительностью 4,8 млрд. MAC/сек. Правда, первые образцы процессоров ожидаются только в конце 2001 года.

    MSC1801 ≈ это первый сигнальный процессор, объединяющий на одном кристалле DSP-ядро, внешний интерфейс PowerPC≥ и коммуникационный процессорный модуль (CPM).

    Работая на тактовой частоте 300 МГц, MSC1801 имеет четыре АЛУ, обеспечивающих производительность 1200 млн. умножений с накоплением или 3000 RISC MIPS, коммуникационный процессор CPM с тактовой частотой 150 МГц для прямой высокоскоростной пакетной передачи информации, 512 Кбайт статического ОЗУ, 32-разрядную внешнюю шину PowerPC≥, работающую на частоте 100 МГц, 16-канальный контроллер ПДП и специализированный сопроцессор для ускорения таких операций, как, например, фильтрация и эхоподавление. MSC1801 является первым DSP на ядре Star Core, выполненным по 0,13-мкм технологии с внутренними медными связями. При напряжении питания 1,5 В для процессорного ядра суммарная мощность, рассеиваемая всем кристаллом, не превышает 500 МВт.

    Motorola постоянно вед╦т работу с третьими фирмами, чтобы обеспечить потребителя широким выбором интегрированных программных средств (IDE), операционных систем реального времени (RTOS), программных библиотек и готовых решений по применению. Примеры программных модулей включают в себя реализацию эхоподавителей, вокодеров, модемов и так далее. Некоторое время назад фирма Embedded Power Corp. выпустила операционную систему реального времени, известную как RTXC для архитектур, основанных на ядре SC140. Данная RTOS позволяет также упростить переход от других архитектур, таких как семейство DSP 56300.

    В то время, как последние поколения high-end сигнальных процессоров уже немыслимы без использования С-компиляторов, предыдущие семейства, например, упомянутое 56300, в основном используют программы, написанные на ассемблере. Для рационализации и утилизации таких, уже существующих программных библиотек, Motorola и фирма Math Works совместно создали так называемый DSP Developer Kit, позволяющий пользователям модифицировать и использовать программные модули, написанные на ассемблере.

    Однако, одна из главных заслуг Math Works состоит в разработке программной платформы, обеспечивающей использование чипов FPGA там, где характерно применение сигнальных процессоров. Необходимо было дать разработчикам возможность проектирования собственных, оптимизированных под конкретную задачу DSP, используя чипы FPGA.

    Компания заключила стратегический союз с известнейшим производителем FPGA ≈ фирмой Xilinx Inc. И уже в течение двух лет оба партн╦ра трудятся над созданием решений, позволяющих автоматически транслировать проекты на системном уровне в аппаратные воплощения в виде FPGA. Сегодня ценовой разрыв между чипами FPGA, ASIC высокой степени интеграции и однокристальными DSP уже незначителен. Программные средства позволяют разработчику целиком создать и верифицировать сигнальный процессор, а затем автоматически сгенерировать описание на языке HDL, необходимое для программирования чипа FPGA. Обычно разработчикам приходится выбирать между заказным кристаллом ASIC или готовым DSP. Чип же FPGA объединяет производительность и системную интеграцию ASIC с малым временем разработки, меньшей стоимостью и возможностью перепрограммирования DSP.

    Ещ╦ одна известная компания LSI Logic расширила свой ряд ASIC процессорных ядер новым суперскалярным процессором ZSP400 производительностью 400 MIPS, ориентированным на беспроводные и сетевые приложения. Для повышения производительности в процессорное ядро были добавлены 8 теневых регистров, обеспечивающие быстрое переключение контекста и обработку прерываний с минимальной задержкой, а также дополнительный адресный регистр для быстрого преобразования Фурье и 2 регистра формирования программных циклов.

    Не такой мощный, как другие VLIW-архитектуры, сигнальный процессор CARMEL производства компании Infineon поставляется вместе с PowerPlug акселератором, позволяющим конфигурировать набор команд и модифицировать ядро процессора. Последняя версия CARMEL анонсированная под маркой DSP20xx, работает на частоте 300 МГц и ожидается в конце 2001 года.

    Зачастую современные решения требуют совместного использования DSP и RISC-микроконтроллера. Это позволяет в значительной степени повысить эффективность обработки сигналов и контроля системы. Именно по такому пути пошла компания Hitachi, интегрировав на одном кристалле процессорные ядра SH3 и DSP производительностью 133 MIPS. Устройства на их основе будут производиться по 0,18-мкм технологии, начиная с 2001 года.

Тел.: (3912) 22 1733
E-mail: misha@planar.nsk.ru